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    首頁(yè)產(chǎn)品索引NB3F8L3005C

    NB3F8L3005C

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    5 LVCMOS Fanout Buffer, 3.3V / 2.5V / 1.8V / 1.5V

    制造商：ON

    中文數(shù)據(jù)手冊(cè)

    產(chǎn)品信息

    The NB3F8L3005C is a 2:1:5 Clock / Data fanout buffer operatingon a 3.3 V / 2.5 V Core VDD and two flexible 3.3 V / 2.5 V / 1.8 V /1.5 V VDDOx supplies which must be equal or less than VDD.A Mux selects between a Crystal input, or a differential/SE Clock /Data inputs. Differential Inputs accept LVPECL, LVDS, HCSL, orSSTL and Single?Ended levels. The MUX control line, SEL selectsCLK/CLK, or Crystal input pins per Table 3. The Crystal input isdisabled when a Clock input is selected. Output enable pin, OE,synchronously forces a High Impedance state (Hi?Z) when Low perTable 4.Outputs consist of five single?ended LVCMOS outputs.
    • Five LVCMOS / LVTTL Outputs up to 200 MHz
    • Differential Inputs Accept LVPECL, LVDS, HCSL, SSTL, orLVCMOS/LVTTL
    • Crystal Interface
    • Crystal Input Frequency Range: 10 MHz to 50 MHz
    • Output Skew: 10 ps Typical
    • Additive RMS Phase Jitter @ 156.25 MHz, (12 kHz – 20 MHz):0.03 ps (Typical)
    • Synchronous Output Enable
    • Output Defined Level When Input is Floating
    • Multiple Power Supply Modes Available (See Datasheet)
    • Two Separate Output Bank Power Supplies
    • Industrial Temperature Range: ?40°C to 85°C

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    NB3F8L3005CMNTBGONNB3F8L3005C 是一款 2:1:5 時(shí)鐘/數(shù)據(jù)扇出緩沖器，在一個(gè) 3.3 V / 2.5 V 核心 VDD 和兩個(gè) 3.3 V / 2.5 V / 1.8 V / 1.5 V VDDOx 靈活電源（小于等于 VDD）的支持下運(yùn)行。必須在一個(gè)晶體輸入或一個(gè)差分/SE 時(shí)鐘/ 數(shù)據(jù)輸入之間選擇一個(gè) Mux。差分輸入接受 LVPECL、LVDS、HCSL 或 SSTL 及單端電平。根據(jù)表 3，MUX 控制線 SEL 會(huì)選擇 CLK/CLK 或晶體輸入引腳。選擇時(shí)鐘輸入時(shí)，晶體輸入被禁用。根據(jù)表 4，如輸出啟用引腳 OE 為低電平，則同步強(qiáng)行變?yōu)楦咦杩範(fàn)顟B(tài) (Hi?Z)。輸出包括 5 個(gè)單端 LVCMOS 輸出。 立即購(gòu)買
    NB3F8L3005CMNTXGONNB3F8L3005C 是一款 2:1:5 時(shí)鐘/數(shù)據(jù)扇出緩沖器，在一個(gè) 3.3 V / 2.5 V 核心 VDD 和兩個(gè) 3.3 V / 2.5 V / 1.8 V / 1.5 V VDDOx 靈活電源（小于等于 VDD）的支持下運(yùn)行。必須在一個(gè)晶體輸入或一個(gè)差分/SE 時(shí)鐘/ 數(shù)據(jù)輸入之間選擇一個(gè) Mux。差分輸入接受 LVPECL、LVDS、HCSL 或 SSTL 及單端電平。根據(jù)表 3，MUX 控制線 SEL 會(huì)選擇 CLK/CLK 或晶體輸入引腳。選擇時(shí)鐘輸入時(shí)，晶體輸入被禁用。根據(jù)表 4，如輸出啟用引腳 OE 為低電平，則同步強(qiáng)行變?yōu)楦咦杩範(fàn)顟B(tài) (Hi?Z)。輸出包括 5 個(gè)單端 LVCMOS 輸出。 立即購(gòu)買

    技術(shù)資料

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    3.3V / 2.5V / 1.8V / 1.5V 2:1:5 LVCMOS Fanout BufferPDF112 點(diǎn)擊下載
    QFN24 4x4, 0.5PPDF58 點(diǎn)擊下載
    NB3F8L3005C IBIS ModelUNKNOW419 點(diǎn)擊下載

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    NSR05T404MXNCV70627NCV8877NCP81045
    NSVP249SDSF3NCV8405ANZT605NB7V58M
    NCP1652NRF24L01NCP1608NCP340
    NCP1080NB3N51032NCV7680NUF4001MU
    NE570NCL30060NUF4310NIS5431
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