EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念。

　　1．“自頂向下”的設(shè)計(jì)方法10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。

　　高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。

　　2．ASIC設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題。解決這一問(wèn)題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。

　　設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)。

　　半定制ASIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間。

　　可編程邏輯芯片與上述掩模ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無(wú)須IC廠家的參與，大大縮短了開(kāi)發(fā)周期。

　　可編程邏輯器件自70年代以來(lái)，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬(wàn)門/片，它將掩模ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模ASIC實(shí)現(xiàn)，因此開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低。

　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。

　　3.硬件描述語(yǔ)言硬件描述語(yǔ)言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，而利用VHDL語(yǔ)言只需要書寫一行“A=B＋C”即可。而且VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言，如ABEL、HDL、AHDL，由不同的EDA廠商開(kāi)發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語(yǔ)言VHDL，1987年IEEE采納VHDL為硬件描述語(yǔ)言標(biāo)準(zhǔn)（IEEESTD－1076）。

　　VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。VHDL還具有以下優(yōu)點(diǎn)：(1)VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。(2)VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。(3)VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。(4)VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的EDA廠商支持，因此移植性好。

　　4．EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。框架結(jié)構(gòu)能將來(lái)自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。

　　EDA技術(shù)的每一次進(jìn)步,都引起了設(shè)計(jì)層次上的一次飛躍,圖1示出EDA技術(shù)設(shè)計(jì)層次的飛躍。物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒(méi)有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。

　　1．電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)工作流程如圖2所示。電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統(tǒng)仿真時(shí)，必須要有元件模型庫(kù)的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。

　　仿真通過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作PCB板之前還可以進(jìn)行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。

　　由此可見(jiàn)，電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開(kāi)發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本。

　　2．系統(tǒng)級(jí)設(shè)計(jì)進(jìn)入90年代以來(lái)，電子信息類產(chǎn)品的開(kāi)發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。

　　高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無(wú)須通過(guò)門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)，EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。系統(tǒng)級(jí)設(shè)計(jì)的工作流程見(jiàn)圖3。首先，工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。其次，輸入VHDL代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。第三步是，將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。第四步是進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：(1)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求；最后一步是將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開(kāi)發(fā)，則通過(guò)更換相應(yīng)的廠家綜合庫(kù)，輕易地轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。

　　綜上所述，EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問(wèn)世。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國(guó)電子工業(yè)在世界市場(chǎng)上生存、競(jìng)爭(zhēng)與發(fā)展的需要。

　　EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。

　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。

　　現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。

　　EDA常用軟件

　　EDA工具層出不窮，目前進(jìn)入我國(guó)并具有廣泛影響的EDA軟件有：EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim等等。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)以可以進(jìn)行PCB自動(dòng)布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。下面按主要功能或主要應(yīng)用場(chǎng)合，分為電路設(shè)計(jì)與仿真工具、PCB設(shè)計(jì)軟件、IC設(shè)計(jì)軟件、PLD設(shè)計(jì)工具及其它EDA軟件，進(jìn)行簡(jiǎn)單介紹。

　　1、電子電路設(shè)計(jì)與仿真工具

　　電子電路設(shè)計(jì)與仿真工具包括SPICE/PSPICE；EWB；Matlab；SystemView；MMICAD等。下面簡(jiǎn)單介紹前三個(gè)軟件。

　?。?）SPICE（Simulation Program with Integrated Circuit Emphasis）

　　是由美國(guó)加州大學(xué)推出的電路分析仿真軟件，是20世紀(jì)80年代世界上應(yīng)用最廣的電路設(shè)計(jì)軟件，1998年被定為美國(guó)國(guó)家標(biāo)準(zhǔn)。1984年，美國(guó)MicroSim公司推出了基于SPICE的微機(jī)版PSPICE（Personal—SPICE）?，F(xiàn)在用得較多的是PSPICE6.2，可以說(shuō)在同類產(chǎn)品中，它是功能最為強(qiáng)大的模擬和數(shù)字電路混合仿真EDA軟件，在國(guó)內(nèi)普遍使用。最新推出了PSPICE9.1版本。它可以進(jìn)行各種各樣的電路仿真、激勵(lì)建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出、并在同一窗口內(nèi)同時(shí)顯示模擬與數(shù)字的仿真結(jié)果。無(wú)論對(duì)哪種器件哪些電路進(jìn)行仿真，都可以得到精確的仿真結(jié)果，并可以自行建立元器件及元器件庫(kù)。

　　（2）EWB(Electronic Workbench)軟件

　　是InterActive ImageTechnologies Ltd 在20世紀(jì)90年代初推出的電路仿真軟件。目前普遍使用的是EWB5.2，相對(duì)于其它EDA軟件，它是較小巧的軟件（只有16M）。但它對(duì)模數(shù)電路的混合仿真功能卻十分強(qiáng)大，幾乎100[%]地仿真出真實(shí)電路的結(jié)果，并且它在桌面上提供了萬(wàn)用表、示波器、信號(hào)發(fā)生器、掃頻儀、邏輯分析儀、數(shù)字信號(hào)發(fā)生器、邏輯轉(zhuǎn)換器和電壓表、電流表等儀器儀表。它的界面直觀，易學(xué)易用。它的很多功能模仿了SPICE的設(shè)計(jì)，但分析功能比PSPICE稍少一些。

　?。?）文字MATLAB產(chǎn)品族

　　它們的一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集用來(lái)對(duì)圖像信號(hào)處理、控制系統(tǒng)設(shè)計(jì)、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進(jìn)行分析和設(shè)計(jì)。它具有數(shù)據(jù)采集、報(bào)告生成和MATLAB語(yǔ)言編程產(chǎn)生獨(dú)立C/C++代碼等功能。MATLAB產(chǎn)品族具有下列功能：數(shù)據(jù)分析；數(shù)值和符號(hào)計(jì)算；工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計(jì)；數(shù)字圖像信號(hào)處理；財(cái)務(wù)工程；建模、仿真、原型開(kāi)發(fā)；應(yīng)用開(kāi)發(fā)；圖形用戶界面設(shè)計(jì)等。MATLAB產(chǎn)品族被廣泛地應(yīng)用于信號(hào)與圖像處理、控制系統(tǒng)設(shè)計(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)域。開(kāi)放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對(duì)特定的需求進(jìn)行擴(kuò)充，從而在不斷深化對(duì)問(wèn)題的認(rèn)識(shí)同時(shí)，提高自身的競(jìng)爭(zhēng)力。

　　2、PCB設(shè)計(jì)軟件

　　PCB(Printed—Circuit Board)設(shè)計(jì)軟件種類很多，如Protel； OrCAD；Viewlogic； PowerPCB； Cadence PSD；MentorGraphices的Expedition PCB；Zuken CadStart； Winboard/Windraft/Ivex-SPICE；PCB Studio； TANGO等等。目前在我國(guó)用得最多應(yīng)屬Protel，下面僅對(duì)此軟件作一介紹。

　　Protel是PROTEL公司在20世紀(jì)80年代末推出的CAD工具，是PCB設(shè)計(jì)者的首選軟件。它較早在國(guó)內(nèi)使用，普及率最高，有些高校的電路專業(yè)還專門開(kāi)設(shè)Protel課程，幾乎所在的電路公司都要用到它。早期的Protel主要作為印刷板自動(dòng)布線工具使用，現(xiàn)在普遍使用的是Protel99SE，它是個(gè)完整的全方位電路設(shè)計(jì)系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印刷電路板設(shè)計(jì)（包含印刷電路板自動(dòng)布局布線），可編程邏輯器件設(shè)計(jì)、圖表生成、電路表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務(wù)器體系結(jié)構(gòu)，同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如ORCAD、PSPICE、EXCEL等。使用多層印制線路板的自動(dòng)布線，可實(shí)現(xiàn)高密度PCB的100[%]布通率。Protel軟件功能強(qiáng)大、界面友好、使用方便，但它最具代表性的是電路設(shè)計(jì)和PCB設(shè)計(jì)。

　　3、IC設(shè)計(jì)軟件

　　IC設(shè)計(jì)工具很多，其中按市場(chǎng)所占份額排行為Cadence、Mentor Graphics和Synopsys。這三家都是ASIC設(shè)計(jì)領(lǐng)域相當(dāng)有名的軟件供應(yīng)商。其它公司的軟件相對(duì)來(lái)說(shuō)使用者較少。中國(guó)華大公司也提供ASIC設(shè)計(jì)軟件（熊貓2000）；另外近來(lái)出名的Avanti公司，是原來(lái)在Cadence的幾個(gè)華人工程師創(chuàng)立的，他們的設(shè)計(jì)工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設(shè)計(jì)。下出按用途對(duì)IC設(shè)計(jì)軟件作一些介紹。

　　（1）設(shè)計(jì)輸入工具

　　這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer,viewlogic的viewdraw,硬件描述語(yǔ)言VHDL、Verilog HDL是主要設(shè)計(jì)語(yǔ)言，許多設(shè)計(jì)輸 入工具都支持HDL。另外像Active—HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方法，設(shè)計(jì)FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開(kāi)發(fā)工具，Modelsim FPGA等。

　?。?）設(shè)計(jì)仿真工作

　　我們使用EDA工具的一個(gè)最大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個(gè)公司的EDA 產(chǎn)品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級(jí)電路仿真器，speedwaveVHDL仿真器，VCS—verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS（VHDL仿真器）。現(xiàn)在的趨勢(shì)是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。

　　（3）綜合工具

　　綜合工具可以把HDL變成門級(jí)網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢(shì)，它的Design Compile是作綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個(gè)產(chǎn)品叫Behavior Compiler，可以提供更高級(jí)的綜合。另外最近美國(guó)又出了一家軟件叫Ambit，說(shuō)是比Synopsys的軟件更有效，可以綜合50萬(wàn)門的電路，速度更快。今年初Ambit被Cadence公司收購(gòu)，為此Cadence放棄了它原來(lái)的綜合軟件Synergy。隨著FPGA設(shè)計(jì)的規(guī)模越來(lái)越大，各EDA公司又開(kāi)發(fā)了用于FPGA設(shè)計(jì)的綜合軟件，比較有名的有：Synopsys的FPGA Express,Cadence的Synplity，Mentor的Leonardo，這三家的FPGA綜合軟件占了市場(chǎng)的絕大部分。

　　（4）布局和布線

　　在IC設(shè)計(jì)的布局布線工具中，Cadence軟件是比較強(qiáng)的，它有很多產(chǎn)品，用于標(biāo)準(zhǔn)單元、門陣列已可實(shí)現(xiàn)交互布線。最有名的是Cadence spectra，它原來(lái)是用于PCB布線的，后來(lái)Cadence把它用來(lái)作IC的布線。其主要工具有：Cell3，Silicon Ensemble—標(biāo)準(zhǔn)單元布線器；Gate Ensemble—門陣列布線器；Design Planner—布局工具。其它各EDA軟件開(kāi)發(fā)公司也提供各自的布局布線工具。

　?。?）物理驗(yàn)證工具

　　物理驗(yàn)證工具包括版圖設(shè)計(jì)工具、版圖驗(yàn)證工具、版圖提取工具等等。這方面Cadence也是很強(qiáng)的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。

　?。?）模擬電路仿真器

　　前面講的仿真器主要是針對(duì)數(shù)字電路的，對(duì)于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過(guò)是選擇不同公司的SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE現(xiàn)在被Avanti公司收購(gòu)了。在眾多的SPICE中，最好最準(zhǔn)的當(dāng)數(shù)HSPICE，作為IC設(shè)計(jì)，它的模型最多，仿真的精度也最高。

　　4、PLD設(shè)計(jì)工具

　　PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型：CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它們的基本設(shè)計(jì)方法是借助于EDA軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。生產(chǎn)PLD的廠家很多，但最有代表性的PLD廠家為ALTERA、Xilinx和Lattice 公司。

　　PLD的開(kāi)發(fā)工具一般由器件生產(chǎn)廠家提供，但隨著器件規(guī)模的不斷增加，軟件的復(fù)雜性也隨之提高，目前由專門的軟件公司與器件生產(chǎn)廠家合作，推出功能強(qiáng)大的設(shè)計(jì)軟件。

　　下面介紹主要器件生產(chǎn)廠家和開(kāi)發(fā)工具。

　?。?）ALTERA 20世紀(jì)90年代以后發(fā)展很快。主要產(chǎn)品有：MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其開(kāi)發(fā)工具—MAX+PLUS II是較成功的PLD開(kāi)發(fā)平臺(tái)，最新又推出了Quartus II開(kāi)發(fā)軟件。Altera公司提供較多形式的設(shè)計(jì)輸入手段，綁定第三方VHDL綜合工具，如：綜合軟件FPGA Express、Leonard Spectrum，仿真軟件ModelSim。

　?。?）ILINX FPGA的發(fā)明者。產(chǎn)品種類較全，主要有；XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系列，其最大的Vertex—II Pro器件已達(dá)到800萬(wàn)門。開(kāi)發(fā)軟件為Foundation和ISE。通常來(lái)說(shuō)，在歐洲用Xilinx的人多，在***和亞太地區(qū)用ALTERA的人多，在美國(guó)則是平分秋色。全球PLD/FPGA產(chǎn)品60[%]以上是由Altera和Xilinx提供的。可以講Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。

　　（3）Lattice—Vantis Lattice是ISP（In—System Programmability）技術(shù)的發(fā)明者，ISP技術(shù)極大地促進(jìn)了PLD產(chǎn)品的發(fā)展，與ALTERA和XILINX相比，其開(kāi)發(fā)工具比Altera和Xilinx略遜一籌。中小規(guī)模PLD比較有特色，大規(guī)模PLD的競(jìng)爭(zhēng)力還不夠強(qiáng)（Lattice沒(méi)有基于查找表技術(shù)的大規(guī)模FPGA），1999年推出可編程模擬器件，1999年收購(gòu)Vantis（原AMD子公司），成為第三大可編程邏輯器件供應(yīng)商。2001年12月收購(gòu)Agere公司（原Lucent微電子部）的FPGA部門。主要產(chǎn)品有ispLSI2000/5000/8000，MACH4/5。

　　（4）ACTEL 反熔絲（一次性燒寫）PLD的領(lǐng)導(dǎo)得，由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級(jí)上有較大優(yōu)勢(shì)。ALTERA和XILINX則一般不涉足軍品和宇航級(jí)市場(chǎng)。

　　（5）Quicklogic專業(yè)PLD/FPGA公司，以一次性反熔絲工藝為主，在中國(guó)地區(qū)銷售量不大。

　?。?）Lucent 主要特點(diǎn)是有不少用于通訊領(lǐng)域的專用IP核，但PLD/FPGA不是Lucent的主要業(yè)務(wù)，在中國(guó)地區(qū)使用的人很少。

　?。?）ATMEL 中小規(guī)模PLD做得不錯(cuò)。ATMEL也做了一些與Altera和Xilinx兼容的片子，但在品質(zhì)上與原廠家還是有一些差距，在高可*性產(chǎn)品中使用較少，多用在低端產(chǎn)品上。

　?。?）Clear Logic 生產(chǎn)與一些著名PLD/FPGA大公司兼容的芯片，這種芯片可將用戶的設(shè)計(jì)一次性固化，不可編程，批量生產(chǎn)時(shí)的成本較低。

　?。?）WSI 生產(chǎn)PSD（單片機(jī)可編程外圍芯片）產(chǎn)品。這是一種特殊的PLD，如最新的PSD8xx、PSD9xx集成了PLD、EPROM、Flash，并支持ISP（在線編程），集成度高，主要用于配合單片機(jī)工作。

　　PLD（可編程邏輯器件）是一種可以完全替代74系列及GAL、PLA的新型電路 ，只要有數(shù)字電路基礎(chǔ)，會(huì)使用計(jì)算機(jī)，就可以進(jìn)行PLD的開(kāi)發(fā)。PLD的在線編程能力和強(qiáng)大的開(kāi)發(fā)軟件，使工程師可以在幾天，甚至幾分鐘內(nèi)就可完成以往幾周才能完成的工作，并可將數(shù)百萬(wàn)門的復(fù)雜設(shè)計(jì)集成在一顆 芯片內(nèi)。PLD技術(shù)在發(fā)達(dá)國(guó)家已成為電子工程師必備的技術(shù)。

　　5、其它EDA軟件

　　（1）VHDL語(yǔ)言 超高速集成電路硬件描述語(yǔ)言（VHSIC Hardware Deseription Languagt，簡(jiǎn)稱VHDL），是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言。它源于美國(guó)國(guó)防部提出的超高速集成電路（Very High Speed Integrated Circuit，簡(jiǎn)稱VHSIC）計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。

　?。?）Veriolg HDL 是Verilog公司推出的硬件描述語(yǔ)言，在ASIC設(shè)計(jì)方面與VHDL語(yǔ)言平分秋色。

　?。?）其它EDA軟件如專門用于微波電路設(shè)計(jì)和電力載波工具、PCB制作和工藝流程控制等領(lǐng)域的工具，在此就不作介紹了。

　　由于EDA軟件眾多，大家不可能對(duì)每個(gè)軟件都是很熟悉的，這樣如果有不同的原文件過(guò)來(lái)，我們要會(huì)轉(zhuǎn)換成自己最熟悉的一種來(lái)進(jìn)行。以下是我使用的幾種方法，希望大家都提寶貴意見(jiàn)!

　　就我所知的主要有以下幾種搭配方法：1、ORCAD和PowerPCB的組合;2、ORCAD和PROTEL;3POWERLOGIC和POWERPCB的組合，4、PROTEL自身的組合;還有就是我們從GERBOR文件中提取出一些有用的東西，如邊框，結(jié)構(gòu)等。

　　其中他們之間的轉(zhuǎn)換有的是需要軟件來(lái)支持，有的不需要能過(guò)的自身文件格式的轉(zhuǎn)換就可以實(shí)現(xiàn)了。

　　一、PCB之間的轉(zhuǎn)換：

　　1、POWERPCB到PRTEL的轉(zhuǎn)換;(PADS2005和PROTEL99SE中實(shí)現(xiàn))

　　這個(gè)轉(zhuǎn)換通過(guò)軟件自身就可以實(shí)現(xiàn)，不需要其它第三方軟件;在POWERPCB中，導(dǎo)出低版本的ASC文件，大概是3.0左右吧，然后在PROTEL99SE中導(dǎo)入就可以了，他們之間的轉(zhuǎn)換是不要軟件，轉(zhuǎn)換效果是相當(dāng)不錯(cuò)的。

　　2、PROTEL到POWERPCB的轉(zhuǎn)換

　　這個(gè)轉(zhuǎn)換是要軟件來(lái)實(shí)現(xiàn)的，PADS2005的安裝后就自帶了這個(gè)軟件，所以再此也不詳解了!詳見(jiàn)下圖：

　　PCB我主要是在這兩個(gè)之間轉(zhuǎn)換。其它的就沒(méi)有使用過(guò)了!

　　二、原理圖之間的轉(zhuǎn)換：

　　1、ORCAD到POWERLOGIC，這個(gè)是很簡(jiǎn)單的，新版的PADS2005SP3就可以直接打開(kāi)ORCAD的文件，所以不需要什么軟件，當(dāng)然這是很方便的，效果也是相當(dāng)好的!如果不是PADS2005SP2可以用以下軟件可以轉(zhuǎn)換：

　　2、POWERLOGIC到ORCAD，需要第三方軟件，而且是相當(dāng)煩的，而且效果也不是太好!

　　就是這個(gè)軟件，操作起來(lái)，先要在POWERLOGIC，轉(zhuǎn)化為TXT導(dǎo)出去，而且要版本低，具體的說(shuō)是POWERLOGIC4。0,這樣才可以。用上面的軟件可以打開(kāi)，然后轉(zhuǎn)化成原理圖，然后就是另存為DSN文件，最后用ORCAD打開(kāi)就可以了!(用PADS2005不是SP2,轉(zhuǎn)化TXT文件轉(zhuǎn)出，注意轉(zhuǎn)的時(shí)候要選擇PADS2004這樣就可以了，且生成的文件不能放在桌面上。用PADS2005SP2轉(zhuǎn)化不成功!)

　　1）本系統(tǒng)基本達(dá)到作為數(shù)字密碼鎖的絕大部分功能，但還有許多不足或需完善的地方。比如說(shuō)采用3×4的通用機(jī)械鍵盤受到鍵盤數(shù)量的限制，在很大的程度上限制了其功能的擴(kuò)展。若在系統(tǒng)中加入語(yǔ)音提示模塊，在按下按鍵的同時(shí)給出語(yǔ)音提示，開(kāi)啟或是關(guān)閉密碼鎖的同時(shí)給出語(yǔ)音提示，將會(huì)使該系統(tǒng)顯得更加人性化，更加接近成為一個(gè)成熟的產(chǎn)品。

　?。?）設(shè)計(jì)外圍電路：系統(tǒng)用方波信號(hào)源，直流工作電源。

　?。?）若為畢業(yè)設(shè)計(jì)，可要求設(shè)計(jì)調(diào)試程序、外圍電路等，還可要求設(shè)計(jì)制作整個(gè)系統(tǒng)，包括PCB的制作。

　?。?）密碼鎖輸入電路KEYB 0ARD.VHD中對(duì)各種分頻信號(hào)/信號(hào)序列的設(shè)計(jì)有獨(dú)到之處。該設(shè)計(jì)中，利用一個(gè)自由計(jì)數(shù)器來(lái)產(chǎn)生各種需要的頻率，也就是先建立一個(gè)N位計(jì)數(shù)器，N的大小根據(jù)電路的需求決定。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時(shí)鐘信號(hào)。若輸入時(shí)鐘為CLK，N位計(jì)數(shù)器的輸出為Q[N-1，0]，則Q（0）為CLK的2分頻脈沖信號(hào)，Q（1）為CLK的4分頻脈沖信號(hào)，Q（2）為CLK的8分頻脈沖信號(hào)，……Q（N-1）為CLK的2N分頻脈沖信號(hào)；Q（5 DOWNT04）取得的是一個(gè)脈沖波形序列，其值是依00-01-10-11-00-01周期性變化的，其變化頻率為CLK的25分頻，也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號(hào)或信號(hào)序列。

　?。?）鍵盤輸入去抖電路的設(shè)計(jì)程序DEBOUNCING.VHD在實(shí)際系統(tǒng)的開(kāi)發(fā)中有較好的參考價(jià)值。

　?。?）密碼鎖控制電路CTRL，VHD中對(duì)于數(shù)據(jù)的更新及移位方法比較好。程序中使用語(yǔ)句“ACC

　?。?）在密碼鎖輸入電路等模塊的程序的設(shè)計(jì)和仿真中，為了便于觀察一些中間結(jié)果，在程序中增加了一些觀測(cè)輸出點(diǎn)。這一設(shè)計(jì)技巧，對(duì)于較大的程序或多進(jìn)程程序的設(shè)計(jì)非常重要。同時(shí)在仿真時(shí)，為了便于觀測(cè)全局結(jié)果，降低了分頻常數(shù)。同理，在進(jìn)行程序仿真時(shí)，對(duì)于程序中數(shù)目較大的分頻/計(jì)數(shù)/計(jì)時(shí)常數(shù)的修改是非常必要的。

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　　人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)，信息社會(huì)的發(fā)展離不開(kāi)電子產(chǎn)品的進(jìn)步。現(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢(shì)，而且產(chǎn)品更新?lián)Q代的步伐也越來(lái)越快，實(shí)現(xiàn)這種進(jìn)步的主要因素是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬(wàn)個(gè)晶體管。后者的核心就是ＥＤＡ技術(shù)，ＥＤＡ是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子ＣＡＤ通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：ＩＣ設(shè)計(jì)，電子電路設(shè)計(jì)，ＰＣＢ設(shè)計(jì)。沒(méi)有ＥＤＡ技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的，反過(guò)來(lái)，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)ＥＤＡ技術(shù)提出新的要求。

　　２?。牛模良夹g(shù)的發(fā)展

　　回顧近３０年電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將ＥＤＡ技術(shù)分為三個(gè)階段。

　　七十年代為ＣＡＤ階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行ＩＣ版圖編輯、ＰＣＢ布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。

　　八十年代為ＣＡＥ階段，與ＣＡＤ相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的概念。ＣＡＥ的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，ＰＣＢ后分析。

　　九十年代為ＥＳＤＡ階段，盡管ＣＡＤ／ＣＡＥ技術(shù)取得了巨大的成功，但并沒(méi)有把人從繁重的設(shè)計(jì)工作中徹底解放出來(lái)。在整個(gè)設(shè)計(jì)過(guò)程中，自動(dòng)化和智能化程度還不高，各種ＥＤＡ軟件界面千差萬(wàn)別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足，人們開(kāi)始追求：貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，這就是ＥＳＤＡ即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。

　?。场。牛樱模良夹g(shù)的基本特征

　　ＥＳＤＡ代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ＡＳＩＣ）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（ＨＤＬ）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法，具體流程參見(jiàn)４．２節(jié)。下面介紹與ＥＳＤＡ基本特征有關(guān)的幾個(gè)概念。

　?。常薄　白皂斚蛳隆钡脑O(shè)計(jì)方法

　　１０年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（Ｂｏｔｔｏｍ–Ｕｐ）的構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。

　　高層次設(shè)計(jì)給我們提供了一種“自頂向下”（Ｔｏｐ–Ｄｏｗｎ）的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。

　　３．２?。粒樱桑迷O(shè)計(jì)

　　現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題，解決這一問(wèn)題的有效方法就是采用ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ?。桑睿簦澹纾颍幔簦澹洹。茫椋颍悖酰椋簦螅┬酒M(jìn)行設(shè)計(jì)。ＡＳＩＣ按照設(shè)計(jì)方法的不同可分為：全定制ＡＳＩＣ，半定制ＡＳＩＣ，可編程ＡＳＩＣ（也稱為可編程邏輯器件）。

　　設(shè)計(jì)全定制ＡＳＩＣ芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由ＩＣ廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)。

　　半定制ＡＳＩＣ芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間。

　　可編程邏輯芯片與上述掩膜ＡＳＩＣ的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無(wú)須ＩＣ廠家的參與，大大縮短了開(kāi)發(fā)周期。

　　可編程邏輯器件自七十年代以來(lái)，經(jīng)歷了ＰＡＬ、ＧＡＬ、ＣＰＬＤ、ＦＰＧＡ幾個(gè)發(fā)展階段，其中ＣＰＬＤ／ＦＰＧＡ屬高密度可編程邏輯器件，目前集成度已高達(dá)２００萬(wàn)門／片，它將掩膜ＡＳＩＣ集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜ＡＳＩＣ實(shí)現(xiàn)，因此開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低。

　　上述ＡＳＩＣ芯片，尤其是ＣＰＬＤ／ＦＰＧＡ器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。

　?。常场∮布枋稣Z(yǔ)言

　　硬件描述語(yǔ)言（ＨＤＬ—Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ?。蹋幔睿纾酰幔纾澹┦且环N用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)３２位的加法器，利用圖形輸入軟件需要輸入５００至１０００個(gè)門，而利用ＶＨＤＬ語(yǔ)言只需要書寫一行Ａ＝Ｂ＋Ｃ即可，而且ＶＨＤＬ語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言，如ＡＢＥＬ–ＨＤＬ、ＡＨＤＬ，由不同的ＥＤＡ廠商開(kāi)發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，１９８５年美國(guó)國(guó)防部正式推出了ＶＨＤＬ（Ｖｅｒｙ?。龋椋纾琛。樱穑澹澹洹。桑谩。龋幔颍洌鳎幔颍濉。模澹螅悖颍椋穑簦椋铮睢。蹋幔睿纾酰幔纾澹┱Z(yǔ)言，１９８７年ＩＥＥＥ采納ＶＨＤＬ為硬件描述語(yǔ)言標(biāo)準(zhǔn)（ＩＥＥＥ?。樱裕模保埃罚叮?。

　?。郑龋模淌且环N全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此ＶＨＤＬ幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用ＶＨＤＬ來(lái)完成。ＶＨＤＬ還具有以下優(yōu)點(diǎn)：

　?。ǎ保郑龋模痰膶挿秶枋瞿芰κ顾蔀楦邔哟卧O(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而化較少的精力于物理實(shí)現(xiàn)。

　?。ǎ玻郑龋模炭梢杂煤?jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。

　　（３）ＶＨＤＬ的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。

　?。ǎ矗郑龋模淌且粋€(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的ＥＤＡ廠商支持，因此移植性好。

　?。常础∠到y(tǒng)框架結(jié)構(gòu)

　?。牛模料到y(tǒng)框架結(jié)構(gòu)（Ｆｒａｍｅｗｏｒｋ）是一套配置和使用ＥＤＡ軟件包的規(guī)范，目前主要的ＥＤＡ系統(tǒng)都建立了框架結(jié)構(gòu)，如Ｃａｄｅｎｃｅ公司的Ｄｅｓｉｇｎ?。疲颍幔恚澹鳎铮颍?，Ｍｅｎｔｏｒ公司的Ｆａｌｃｏｎ?。疲颍幔恚澹鳎铮颍?，而且這些框架結(jié)構(gòu)都遵守國(guó)際ＣＦＩ組織（ＣＡＤ?。疲颍幔恚澹鳎铮颍搿。桑睿椋簦椋幔簦椋觯澹┲贫ǖ慕y(tǒng)一技術(shù)標(biāo)準(zhǔn)。Ｆｒａｍｅｗｏｒｋ能將來(lái)自不同ＥＤＡ廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中信息的傳輸與共享，是并行工程和Ｔｏｐ–Ｄｏｗｎ設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。

　?。础。牛模良夹g(shù)的基本設(shè)計(jì)方法

　　ＥＤＡ技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一個(gè)飛躍，可以用圖１說(shuō)明

　　圖１?。牛模良夹g(shù)設(shè)計(jì)層次的變化

　　物理級(jí)設(shè)計(jì)主要指ＩＣ版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒(méi)有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。

　?。矗薄‰娐芳?jí)設(shè)計(jì)

　　電路級(jí)設(shè)計(jì)工作流程如圖２所示，電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，同時(shí)要選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。系統(tǒng)在進(jìn)行仿真時(shí)，必須要有元件模型庫(kù)的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。

　　仿真通過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行ＰＣＢ板的自動(dòng)布局布線。在制作ＰＣＢ板之前還可以進(jìn)行后分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真，這一次仿真主要是檢驗(yàn)ＰＣＢ板在實(shí)際工作環(huán)境中的可行性。

　　由此可見(jiàn)，電路級(jí)的ＥＤＡ技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面的了解系統(tǒng)的功能特性核物理特性，從而將開(kāi)發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本。

　　圖２　電路級(jí)設(shè)計(jì)工作流程

　　圖３　系統(tǒng)級(jí)設(shè)計(jì)工作流程

　　４．２　系統(tǒng)級(jí)設(shè)計(jì)

　　進(jìn)入９０年代以來(lái)，電子信息類產(chǎn)品的開(kāi)發(fā)明顯出現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品的復(fù)雜程度加深；二是產(chǎn)品的上市時(shí)限緊迫，然而電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入，仿真和分析，設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，為此引入了一種高層次的電子設(shè)計(jì)方法，也稱為系統(tǒng)級(jí)的設(shè)計(jì)方法。

　　高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無(wú)須通過(guò)門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)后，ＥＤＡ系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。具體的設(shè)計(jì)流程見(jiàn)圖３。

　　高層次設(shè)計(jì)步驟如下：

　　第一步：

　　按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。

　　第二步：

　　輸入ＶＨＤＬ代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。

　　第三步：

　　將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的ＶＨＤＬ文件。對(duì)于大型設(shè)計(jì)，還要進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、適配要花費(fèi)數(shù)小時(shí)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間，一般情況下，可略去這一仿真步驟。

　　第四步：

　　利用綜合器對(duì)ＶＨＤＬ源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)表文件，這是將高層次描述轉(zhuǎn)化硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ＡＳＩＣ芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的，一般設(shè)計(jì)，這一仿真步驟也可略去。

　　第五步：

　　利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：①適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；②適配后的仿真模型；③器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改ＶＨＤＬ源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。

　　第六步：

　　將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片ＦＰＧＡ或ＣＰＬＤ中。如果是大批量產(chǎn)品開(kāi)發(fā)，通過(guò)更換相應(yīng)的廠家綜合庫(kù)，可以很容易轉(zhuǎn)由ＡＳＩＣ形式實(shí)現(xiàn)。

　?。担〗Y(jié)束語(yǔ)

　?。牛模良夹g(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的ＥＤＡ工具問(wèn)世，然而，我國(guó)ＥＤＡ技術(shù)的應(yīng)用水平長(zhǎng)期落后于發(fā)達(dá)國(guó)家。因此，廣大電子工程人員要盡早掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國(guó)電子工業(yè)在世界市場(chǎng)上生存、竟?fàn)幣c發(fā)展的需要。