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    首頁產(chǎn)品索引MC100EP40

    MC100EP40

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    ?Phase-Frequency Detector, 3.3 V / 5 V,?ECL Differential

    制造商:ON

    中文數(shù)據(jù)手冊

    產(chǎn)品信息

    The MC100EP40 is a three-state phase-frequency detector intended for phase-locked loop applications which require a minimum amount of phase and frequency difference at lock. Advanced design significantly reduces the dead zone of the detector. For proper operation, the input edge rate of the R and V inputs should be less than 5 ns. The device is designed to work with a 3.3 V / 5 V power supply.
    When Reference (R) and Feedback (FB) inputs are unequal in frequency and/or phase the differential UP (U) and DOWN (D) outputs will provide pulse streams which when subtracted and integrated provide an error voltage for control of a VCO.
    When Reference (R) and Feedback (FB) inputs are 80 pSor less in phase difference, the Phase Lock Detect pin will indicate lock by a high state. The V
    (V
    , V
    bar , V
    , V
    bar ) pins offer an internal termination network for 50 line impedance environment shown in Figure 2. An external sinking supply of V
    -2 V is required on V
    pin(s). If you short the two differential V
    and V
    (or V
    and V
    bar ) together, you provide a 100 termination resistance that is compatible with LVDS signal receiver termination. For more information on termination of logic devices, see AND8020.
    The V
    pin, an internally generated voltage supply, is available to this device only. For single-ended input conditions, the unused differential input is connected to V
    as a switching reference voltage. V
    may also rebias AC coupled inputs. When used, decouple V
    and V
    via a 0.01 F capacitor and limit current sourcing or sinkingto 0.5 mA. When not used, V
    should be left open.
    For more information on Phase Lock Loop operation, refer to AND8040.
    Special considerations are required for differential inputs under No Signal conditio
    • Maximum Frequency > 2 Ghz Typical
    • Fully Differential
    • Advanced High Band Output Swing of 400 mV
    • Theoretical Gain = 1.11
    • T
    • 97 pS Typical, F
    • 70 pS Typical
    • The 100 Series Contains Temperature Compensation
    • PECL Mode Operating Range: V
    • = 3.0 V to 5.5 V with V
    • = 0 V
    • NECL Mode Operating Range: V
    • = 0 V with V
    • = -3.0 V to -5.5 V
    • 50Ω Internal Termination Resistor
    • These are Pb-Free Devices

    電路圖、引腳圖和封裝圖

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    型號制造商描述購買
    MC100EP40DTR2GONMC100EP40 是一款三態(tài)相位頻率檢測器,用于在鎖定時需要最低相位和頻率差的相鎖定環(huán)路應用。先進的設計顯著減少了檢測器的死區(qū)。為了正確操作,R 和 V 輸入的輸入邊沿速率應小于 5 ns。該器件適合使用 3.3 V / 5 V 電源。 參考 (R) 和反饋 (FB) 輸入的頻率和/或相位不同時,差分 UP (U) 和 DOWN (D) 輸出將提供脈沖流,如果減去和集成這些脈沖流則會提供用于控制 VCO 的誤差電壓。 參考 (R) 和反饋 (FB) 輸入的相位差等于或小于 80 pS 時,相鎖定檢測引腳將通過高電平狀態(tài)指示鎖定。如圖 2 所示,VTX(VTR、VTRbar、VTFB 和 VTFBbar)引腳為 50 線阻抗環(huán)境提供了一個內(nèi)部終端網(wǎng)絡。VTX 引腳需要 VCC-2 V 的外部汲電流。如果將兩個差分 VTR 和 VTR(或 VTFB 和 VTFBbar)一起短路,則可提供與 LVDS 信號接收器終端兼容的 100 終端電阻。有關(guān)邏輯器件端接的更多信息,請參見 AND8020。 VBB 引腳作為內(nèi)部產(chǎn)生的電源,僅可用于該器件。對于單端輸入情況,將未使用的差分輸入連接至 VBB,作為開關(guān)參考電壓。VBB 還可重新偏置交流耦合輸入。使用時,通過 0.01 F 電容器對 VBB 和 VCC 進行去耦合,并將源或汲電流限制為 0.5 mA。不使用時,VBB 應保持開路。 有關(guān)相鎖定環(huán)路操作的更多信息,請參見 AND8040。在無信號條件下,應對差分輸入進行特別考慮以防止不穩(wěn)定。 立即購買
    MC100EP40DTGONMC100EP40 是一款三態(tài)相位頻率檢測器,用于在鎖定時需要最低相位和頻率差的相鎖定環(huán)路應用。先進的設計顯著減少了檢測器的死區(qū)。為了正確操作,R 和 V 輸入的輸入邊沿速率應小于 5 ns。該器件適合使用 3.3 V / 5 V 電源。 參考 (R) 和反饋 (FB) 輸入的頻率和/或相位不同時,差分 UP (U) 和 DOWN (D) 輸出將提供脈沖流,如果減去和集成這些脈沖流則會提供用于控制 VCO 的誤差電壓。 參考 (R) 和反饋 (FB) 輸入的相位差等于或小于 80 pS 時,相鎖定檢測引腳將通過高電平狀態(tài)指示鎖定。如圖 2 所示,VTX(VTR、VTRbar、VTFB 和 VTFBbar)引腳為 50 線阻抗環(huán)境提供了一個內(nèi)部終端網(wǎng)絡。VTX 引腳需要 VCC-2 V 的外部汲電流。如果將兩個差分 VTR 和 VTR(或 VTFB 和 VTFBbar)一起短路,則可提供與 LVDS 信號接收器終端兼容的 100 終端電阻。有關(guān)邏輯器件端接的更多信息,請參見 AND8020。 VBB 引腳作為內(nèi)部產(chǎn)生的電源,僅可用于該器件。對于單端輸入情況,將未使用的差分輸入連接至 VBB,作為開關(guān)參考電壓。VBB 還可重新偏置交流耦合輸入。使用時,通過 0.01 F 電容器對 VBB 和 VCC 進行去耦合,并將源或汲電流限制為 0.5 mA。不使用時,VBB 應保持開路。 有關(guān)相鎖定環(huán)路操作的更多信息,請參見 AND8040。在無信號條件下,應對差分輸入進行特別考慮以防止不穩(wěn)定。 立即購買

    技術(shù)資料

    標題類型大?。↘B)下載
    AC Characteristics of ECL DevicesPDF896 點擊下載
    ECL Clock Distribution TechniquesPDF54 點擊下載
    Interfacing Between LVDS and ECLPDF121 點擊下載
    Designing with PECL (ECL at +5.0 V)PDF102 點擊下載
    The ECL Translator GuidePDF142 點擊下載
    Odd Number Divide By Counters with 50% Outputs and Synchronous ClocksPDF90 點擊下載
    ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information GuidePDF71 點擊下載
    Storage and Handling of Drypack Surface Mount DevicePDF49 點擊下載

    應用案例更多案例

    系列產(chǎn)品索引查看所有產(chǎn)品

    MC74HC157AMM74HC573MC100EP210SMCP1416
    MJL4302AMCP6051MCP100MAX708
    MC10E457MIC7221MCP1525MC74ACT161
    MC100ELT21MCP3424MC74HC1G02MC33202
    MMBFJ310LMCP3426MIC705MCP14E3
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