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    首頁產(chǎn)品索引MC100LVEP111

    MC100LVEP111

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    10 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer

    制造商：ON

    中文數(shù)據(jù)手冊

    產(chǎn)品信息

    The MC100LVEP111 is a low skew 2:1:10 differential driver, designed with clock distribution in mind, accepting two clock sources into an input multiplexer. The PECL input signals can be either differential or single-ended (if the V
    output is used). HSTL inputs can be used when the LVEP111 is operating under PECL conditions.
    The LVEP111 specifically guarantees low output-to-output skew.Optimal design, layout, and processing minimize skew within a device and from device to device.
    To ensure tightest skew, both sides of differential outputs identically terminate into 50 ohms even if only one side is being used. When fewer than all ten pairs are used, identically terminate all the output pairs on the same package side whether used or unused. If no outputs on a single side are used, then leave these outputs open (unterminated). This will maintain minimum output skew. Failure to do this will result in a 10-20 ps loss of skew margin (propagation delay) in the output(s) in use.
    • 85 ps Typical Device-to-Device Skew
    • 20 ps Typical Output-to-Output Skew
    • Jitter Less than 1 ps RMS
    • Additive RMS Phase Jitter: 60fs @156.25MHz, Typical
    • Maximum Frequency >3 Ghz Typical
    • V
    • Output
    • 430 ps Typical Propagation Delay
    • The 100 Series Contains Temperature Compensation
    • PECL and HSTL Mode Operating Range: V
    • = 2.375 V to 3.8 V with V
    • = 0 V
    • NECL Mode Operating Range: V
    • = 0 V with V
    • = -2.375 V to -3.8 V
    • Open Input Default State
    • LVDS Input Compatible

    電路圖、引腳圖和封裝圖

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    型號制造商描述購買
    MC100LVEP111FAGONMC100LVEP111 是一款低歪曲率 2:1:10 差分驅(qū)動器，適用于時鐘分發(fā)，將兩個時鐘源接受到一個輸入多路復(fù)用器中。PECL 輸入信號可以為差分或單端（如果使用 VBB 輸出）。LVEP111 在 PECL 條件下運行時，可以使用 HSTL 輸入。LVEP111 專用于保證低輸出-輸出歪曲率。優(yōu)化的設(shè)計、布局和處理可最大程度降低器件內(nèi)和器件之間的歪曲率。 為了確保最嚴格的歪曲率，差分輸出的兩側(cè)均同樣端接到 50Ω，即使只使用一側(cè)也是如此。如果十對未全部使用，則將所有輸出對均同樣端接到同一個封裝側(cè)，無論使用還是不使用。如果一側(cè)不使用任何輸出，則保持這些輸出開路狀態(tài)（無端接）。這樣會保持最小的輸出歪曲率。不這樣將導(dǎo)致正在使用輸出中 10-20 ps 的歪曲率裕度損失（傳播延遲）。 立即購買
    MC100LVEP111MNRGONMC100LVEP111 是一款低歪曲率 2:1:10 差分驅(qū)動器，適用于時鐘分發(fā)，將兩個時鐘源接受到一個輸入多路復(fù)用器中。PECL 輸入信號可以為差分或單端（如果使用 VBB 輸出）。LVEP111 在 PECL 條件下運行時，可以使用 HSTL 輸入。LVEP111 專用于保證低輸出-輸出歪曲率。優(yōu)化的設(shè)計、布局和處理可最大程度降低器件內(nèi)和器件之間的歪曲率。 為了確保最嚴格的歪曲率，差分輸出的兩側(cè)均同樣端接到 50Ω，即使只使用一側(cè)也是如此。如果十對未全部使用，則將所有輸出對均同樣端接到同一個封裝側(cè)，無論使用還是不使用。如果一側(cè)不使用任何輸出，則保持這些輸出開路狀態(tài)（無端接）。這樣會保持最小的輸出歪曲率。不這樣將導(dǎo)致正在使用輸出中 10-20 ps 的歪曲率裕度損失（傳播延遲）。 立即購買
    M100LVEP111FATWGONMC100LVEP111 是一款低歪曲率 2:1:10 差分驅(qū)動器，適用于時鐘分發(fā)，將兩個時鐘源接受到一個輸入多路復(fù)用器中。PECL 輸入信號可以為差分或單端（如果使用 VBB 輸出）。LVEP111 在 PECL 條件下運行時，可以使用 HSTL 輸入。LVEP111 專用于保證低輸出-輸出歪曲率。優(yōu)化的設(shè)計、布局和處理可最大程度降低器件內(nèi)和器件之間的歪曲率。 為了確保最嚴格的歪曲率，差分輸出的兩側(cè)均同樣端接到 50Ω，即使只使用一側(cè)也是如此。如果十對未全部使用，則將所有輸出對均同樣端接到同一個封裝側(cè)，無論使用還是不使用。如果一側(cè)不使用任何輸出，則保持這些輸出開路狀態(tài)（無端接）。這樣會保持最小的輸出歪曲率。不這樣將導(dǎo)致正在使用輸出中 10-20 ps 的歪曲率裕度損失（傳播延遲）。 立即購買
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    MC100LVEP111FARGONMC100LVEP111 是一款低歪曲率 2:1:10 差分驅(qū)動器，適用于時鐘分發(fā)，將兩個時鐘源接受到一個輸入多路復(fù)用器中。PECL 輸入信號可以為差分或單端（如果使用 VBB 輸出）。LVEP111 在 PECL 條件下運行時，可以使用 HSTL 輸入。LVEP111 專用于保證低輸出-輸出歪曲率。優(yōu)化的設(shè)計、布局和處理可最大程度降低器件內(nèi)和器件之間的歪曲率。 為了確保最嚴格的歪曲率，差分輸出的兩側(cè)均同樣端接到 50Ω，即使只使用一側(cè)也是如此。如果十對未全部使用，則將所有輸出對均同樣端接到同一個封裝側(cè)，無論使用還是不使用。如果一側(cè)不使用任何輸出，則保持這些輸出開路狀態(tài)（無端接）。這樣會保持最小的輸出歪曲率。不這樣將導(dǎo)致正在使用輸出中 10-20 ps 的歪曲率裕度損失（傳播延遲）。 立即購買

    技術(shù)資料

    標題類型大?。↘B）下載
    AC Characteristics of ECL DevicesPDF896 點擊下載
    ECL Clock Distribution TechniquesPDF54 點擊下載
    Interfacing Between LVDS and ECLPDF121 點擊下載
    Designing with PECL (ECL at +5.0 V)PDF102 點擊下載
    The ECL Translator GuidePDF142 點擊下載
    Odd Number Divide By Counters with 50% Outputs and Synchronous ClocksPDF90 點擊下載
    ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information GuidePDF71 點擊下載
    Storage and Handling of Drypack Surface Mount DevicePDF49 點擊下載

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